一個人成熟與不成熟,實際上是心智的高與低 - 台部落

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環境,經歷,自我思考與學習。

心智的形成,與自己所處的環境,及各種經歷密切相關,但絕不取決於環境,雖然說人是環境的 ... 請輸入正確的登錄賬號或密碼 註冊 忘記密碼 首頁 未分類 正文 一個人成熟與不成熟,實際上是心智的高與低 原創 俠客海鷹 2021-10-3021:31 1:人與人之間的區別很大,一個人成熟與不成熟,實際上是心智的高與低。

  人的心智有高有低,有的人只長年齡,不長心智,年齡不小,但是心智很低,像個孩子。

這樣的人到處都有,我們往往以自己的想法,以正常人的想法,與之交流,與之交往,但其行事作風,言談舉止,讓人大跌眼鏡,極度失望,可氣可憤,無法理解,想不通。

  實際上是他年齡不小,經歷也不少,但其心智並未隨着年齡及閱歷而增長,一直處在一個自以爲是的狀態。

  心智跟年齡無關,跟人有關,很多人只長身體,不長腦子,只長年齡,不長心智,像個大小孩,身體很壯,年齡不小,但腦子與心智還停留在孩子的狀態。

完全不具備一個常年人的思考能力,做人做事,能力極差。

  你只有把它當做一個孩子,才能友好相處,你若把它當做一個正常的成年人,她的說話做事,會把你氣個半死,讓你天天生氣。

  2:心智的形成。

  環境,經歷,自我思考與學習。

  心智的形成,與自己所處的環境,及各種經歷密切相關,但絕不取決於環境,雖然說人是環境的產物,但也不完全正確,這個世界存在着許多種人,有的人在環境的影響下,被環境所改變,變成了環境的產物,而有的人,不論在什麼樣的環境下,任何環境都無法將它改變,要麼他改變環境,要麼他在環境中保持自我,獨立存在,這樣的人就不是環境的產物。

  心智的形成,是你在所經歷的各種事情中,不斷自我思考,自我學習,所形成的。

那爲什麼同樣的經歷,每個人的心智不同呢?因爲每個人的心志不同。

每個人都有自己的心中志向,而所遇到的各種人,各種事,每個人都會以自己的心志爲出發點,去思考,去學習,有利於自己心志的,我們便會去想很多,就這樣,環境,經歷,心志,思考,學習,形成了我們的心智。

  3:心智主要體現在幾個方面,常識方面。

  常識是指衆所周知的事情,是指一個正常人應當知道,或者依靠自我的心智,能夠做出正確的判斷,合理的行爲。

  心智低的人,在常識方面,有許多是知道的,但無法做出正確的判斷,合理的行爲。

  比如,天上有一朵烏雲,烏雲代表着要下雨,但他出門依然不帶傘,認爲有可能不下,做出了錯誤的判斷,不合理的行爲。

  當然,有許多是不知道的,這些不知道的,就是在生活中,工作中,社會中,第一次接觸,但是依照自己的判斷,做出了錯誤的判斷,錯誤的行爲。

  比如,系安全帶,他從來不知道,然後突然有人說讓他寄安全帶,他不理解,因爲他坐車從來沒有系過,於是表現出了反抗的情緒,錯誤的行爲。

  心智高的人,在常識方面,自己知道的會做出正確的判斷,合理的行爲。

  比如,天上有一朵烏雲,烏雲代表着會下雨,出門帶傘,下不下雨都帶,預防爲主,做出了正確的判斷,合理的行爲。

  面對不知道的常識時,依照自己的判斷,能夠做出正確的判斷,正確的行爲。

  比如系安全帶,他從來不知道,然後有人說讓他系安全帶,他會思考對自己有益還是有害,思考過後,證明有益,既然是有益的,那就心存謝意的去接受,於是表現出了開心的情緒,正確的行爲。

  4:做人方面。

  做人方面,心智低的人最突出的表現就是,自以爲是,以自我爲中心,喜歡自我表現,喜歡炫耀,喜歡裝逼。

  自己無知愚蠢,但卻沒有自知之明,反而以愚爲聰,看不慣別人這樣,看不管別人那樣,一切以自我爲標準。

  於是,在與人的交往中,不會站在對方的立場,角度,去考慮問題,一切以自我喜好爲標準,能讓自己愉快的人,偏聽偏信,喜好言。

但在對別人的態度時,開心了笑臉相往,不開心了,出口粗言惡語相向。

讓對方無法適應,難以下臺,咄咄逼人,不可理喻。

  心智高的人,客觀的認知自我,不以自我爲中心,低調,不炫,不裝。

  努力學習,聰明睿智,有自知之明,深知人外有人,山外有山。

自古江山多才子,代代自有豪傑出,長江後浪推前浪。

看不慣的去理解,去尊重,從不樹立標準,任何事物,但凡存在,都有它存在的理由與價值,。

一切皆在變化中,沒有不變的真理,更沒有固定不變的標準。

  於是,在與人的交往中,往往會站在對方的立場,角度,去考慮問題,一切以客觀的,有利於大家的,爲判斷標準,對待他人時,開心露在臉上,難過藏在心中。

  很少說粗話,很少對人發脾氣,總是禮貌與善意,和顏悅色,一派和氣,讓對方舒適,舒服。

  5:情感方面。

  情感方面,心智低的人,往往不懂得真正的善與惡,更不懂得什麼是情感。

不會去客觀而理性的分析對方,往往以個人喜好,以及是否順從自己,聽自己話,讓自己開心,去分析,去愛一個人。

  結果在戀愛的時候,迷失了自我,失去了自我。

戀愛過後,要麼分手,要麼結婚。

分手會讓自己傷心難過,因爲自己愛上了一個渣男或者渣女。

結婚日子不好過,因爲自己,愛錯了人,每天不開心,不幸福,很多時候,一場戀愛,一場感情,足以摧毀一個人。

很多人正因爲心智低,倒在了情感的道路上,等到後來明白了,想想過去的事情,覺得愚蠢極了。

  心智高的人,懂得善與惡,懂得什麼是情感,更加懂得誰是真心對自己,誰是欺騙自己,懂得誰爲人正直,誰心胸狹隘。

  對於普通朋友,也會認真分析對方是什麼樣的人,對於情感,即會倍加珍惜,更會理性面對,喜歡聽甜言蜜語,但不會相信甜言蜜語。

會去愛一個值得自己去愛的人,即使不愛了,對方也絕不會傷害自己的人。

在戀愛的時候,始終保持自信,自我獨立,分手分的開心,結婚結的幸福。

因爲自己愛上了一個正常的人,每一場戀愛,要麼成就自己,要麼讓自己獲得了某種收穫與成長,正因爲心智高,在情感的道路上,一路高歌。

  6:做事方面。

  心智低的人,在做事方面表現爲,有勇無謀,或無勇無謀。

  有勇無謀是指,做事很熱心,很努力,往往不加思考,不加考慮的去做事,常常費力不討好,好心辦壞事,這樣的人很多也很常見。

就是不論會不會,他都會勇於去做,去幫忙,這是好事,但是在做的過程中,出現的問題不會處理,或者自己操作不當,產生了很多問題,從而給別人帶來了麻煩。

  無勇無謀是指,什麼都怕,什麼都不敢做,既不會也沒勇氣去嘗試,於是只能做些簡單的事,簡單的都做不好。

  心智高的人,在做事方面表現爲,有勇有謀。

  不論做什麼,總會三思而後行,考慮周全。

講求方法,穩妥與謀略,凡事先想後做,常常恰到好處,以極小的付出換回了巨大的回報,以極小的幫助爲對方解決了巨大的問題。

  這樣的人不多,他們審時度勢,不做無用的付出,該忍就忍,該勇當勇,所有的勇不是心血來潮,而是有備而來。

  他們幫忙,會詢問清楚,學習技巧,完全掌握要領後,再去行動,往往與對方相比,有過之而無不及。

做的很好,能夠合理解決與處理,幫忙過程中所遇到的問題,從而切切實實地給對方幫助與益處。

  俠客海鷹🦅  2020年2月24日 發表評論 登录 所有評論 還沒有人評論,想成為第一個評論的人麼?請在上方評論欄輸入並且點擊發布. 相關文章 高手過招不用鼠標,一款超好用的跨平臺命令行界面庫 命令行工具是程序員的祕密武器,它們安裝簡單、啓動速度快、界面簡潔,一條指令或者快捷鍵即可完成操作,用完即走深藏不露。

而最趁手的莫過於自己親手打造的!本期《講解開源項目》就介紹一個讓你快速擁有完美命令行界面的跨平臺庫——tui.r 削微寒 2022-03-1113:22:04 DCM佈局位置的設定 通常情況下,在FPGA芯片中可能有多個DCM,軟件進行設計佈局的時候會使用默認的DCM。

但有時我們可能需要選擇的不是默認的DCM,這樣的話我們就需要在UCF文件中進行DCM的佈局的約束設置。

在此,主要講兩種約束方法。

第一種:使用LOC進行 冰風溪谷 2022-03-1113:21:14 EDK實用實例之LED EDK實用實例之LED 目的:  初學EDK,發現對於高版本的ISE軟件,幾乎沒有比較好的中文教程,對於使用EDK來創建工程和試驗整個流程有很大的難度,特此寫下我自己的實驗流程,以供像我一樣想學習EDK的更多的朋友能更好的入門。

實驗環境: 冰風溪谷 2022-03-1113:21:14 異步採樣模塊(筆記) 異步採樣模塊 在實際中,外部輸入的異步信號需要經過系統時鐘的同步化,且將輸入的異步信號整形成一個時鐘的脈衝信號,如下圖所示   在此使用Verilog將外部異步信號進行同步整形: moduleclk_syn( clk, reset, 冰風溪谷 2022-03-1113:21:14 Task和Function task和functiontask和function說明語句分別用來定義任務和函數。

--特點1、利用任務和函數可以把一個很大的程序模塊分解成許多小的任務和函數便於理解和調用。

2、輸入、輸出和總線信號的值可以傳入、傳出任務和函數。

3、任務 冰風溪谷 2022-03-1113:21:14 FPGA中雙向端口的設計原理及仿真 在FPGA中,雙向端口一般是通過對三態們控制來實現的。

硬件結構如下圖所示: 當Z=0時,上面的管子開通,此時數據可以從上面的管子輸出,這是雙向端口就作爲輸出口;當Z=1時,上面管子被置爲高阻態,數據不能從上面的管子輸出,此時數據只可以從下 冰風溪谷 2022-03-1113:21:14 modelsim仿真沒有波形 modelsim仿真沒有波形現象:仿真時沒有“object”,沒有波形。

a).原因:軟件本身的優化問題,解決方法:在安裝目錄下C:\Modeltech_6.2b目錄下找到modelsim.ini文件,將其屬性改爲可寫即將原來選中的“可 冰風溪谷 2022-03-1113:21:14 reg的聲明 大家都知道,在verilog的聲明中,對於reg類型的聲明一般的格式爲 reg [with-1:0] ; 今天在看了fpga4fun網頁上的一個小程序的時候,產生了困惑,因爲在仿真的時候發現沒有輸出。

其原因就在於reg的聲 冰風溪谷 2022-03-1113:21:14 分頻電路設計(筆記)   通常情況下,時鐘的分頻在FPGA設計中佔有重要的地位,在此就簡單列出分頻電路設計的思考思路。

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