數位邏輯設計實驗結報
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實驗目的: 利用最簡單的555 Timer電路來熟悉基本時脈電路的設計。
實驗裝置: 電路圖一:單穩態(Monostable)多諧振盪電路. 電路圖二:無穩態(Astable) 多諧振盪電路.
數位邏輯設計實驗結報
實驗三
時脈電路
組別:3G
組員:B85506052林冠明
B85506062李奕竹
實驗目的:
利用最簡單的555
Timer電路來熟悉基本時脈電路的設計。
實驗裝置:
電路圖一:單穩態(Monostable)多諧振盪電路
電路圖二:無穩態(Astable)
多諧振盪電路
實驗結果:
在單穩態(Monostable)多諧振盪電路中
1. 555在那些頻率下工作正常,哪些不正常?為什麼?
答:
在我們接的電路一中,使用1M歐姆的電阻,
和0.001微法拉第的電容,經過調整以後,頻率從820Hz以下工作正常。
在210Hz左右,
輸出波的正半週期突然變大,但此後便一直維持這個週期。
在820Hz以上,
由於工作週期已經低於1.1*R*CT,在555尚未放電完成之前,
下一次觸發就發生了,因此無法產生規律穩定的波形。
2. 555的第7隻接腳的充、放電情形是否與設計的一樣?
有無誤差?若有誤差,請解釋其原因。
答:
當頻率在一定範圍時,電容的充放電情形和所設計的差不多一樣.
從下面的圖,Ch2為555第七腳充放電波形,Ch
1則為觸發波形。
此波形與設計的波形相吻合。
另外過了一個特定頻率後,可能會和設計的不一樣,可能是因為當我們用示波器量第七腳電容的輸出圖形時,因示波器內部可能也有一些電容,就會造成和我們所接的電容並聯,導致T=1.1RC的電容值不再是我們所設計的電容值.
3. 請解釋由示波器所觀察而得之波形。
答:
輸入頻率為641Hz,得到輸出頻率相同,
但與輸入反相,正半波週期維持於1.2ms左右之輸出。
輸入和輸出波形如下圖所示:
而第七隻接腳充放電的情形則如下圖所示:
說明:
在monostable狀態中,放電接腳7接接計時電容到地,且與Threshold端短路,
故Threshold端輸入將與計時電容充放電頻率一致。
首先一個負的脈衝輸入,使Trigger端是低態(低於1/3Vcc),下比較器導通,
因此正反器(S,R)=(1,0),使得圖騰埠(Totempole)輸出呈現高態(因此輸出圖形與輸入反相)。
此時計時電容得以充電(呈一般指數曲線),
形成quasi-stable狀態。
因此當負脈衝消失時,(S,R)=(0,0),不會改變輸出,因此輸出仍於高態。
但當計時電容充電至2/3Vcc以上之後,
上比較器導通,使得(S,R)=(0,1),計時器回到原來狀態,計時電容快速放電(幾乎成線性),
使得計時器恢復原來輸入輸出呈反相的狀態。
由於計時電容充電至2/3Vcc的時間固定為1.1*RT*CT,
因此輸出之正半週期固定。
在無穩態(Astable)
多諧振盪電路中
1. Thigh和Tlow的實驗值與理論值差多少?
答:
理論值T=0.693(R1+2Rt)C=0.693*(22k+2*22k)*0.01us=457us
Thigh:Tlow=44k:22k=2:1
而實際值T=400us百分誤差為(400-457)/457=-12.5%。
Thigh:Tlow=260us:130us=2:1
2. 請解釋由示波器所觀察得之波形。
答:
輸出波形如下圖所示:
說明:
無穩態多諧振盪器主要是把上下兩個比較器的輸入端連到電容器剛開始
Vcc會經R1和
Rt,對Ct充電,當充到2/3V時,FF輸出為High,
電晶體為On,電容放電,輸出為Low;當電容放電到1/3V時,FF輸出為Low,電晶體為Off,電容充電,輸出為High;當充到2/3V時,放電,輸出Low;放到1/3V時,充電,輸出為High;如此重複,就形成這個波形了。
3. 請說明充、放電RC電路與所產生頻率之關係。
答:
Thigh=(Rt+R1)Ct(ln3-ln3/2)
=(Rt+R1)Ctln2
=0.693(Rt+R1)Ct
Tlow=RtCt(ln2)=0.693RtCt
T =Thigh+Tlow
=0.693(2Rt+R1)Ct
f =1/T
=1/0.693(2Rt+R1)Ct
=1.44/
(2Rt+R1)Ct
DutyCycle=(Rt+R1)/(2Rt+R1)
*100%
4. 請解釋何為DutyCycle。
答:
DutyCycle=Thigh/(Thigh+Tlow)
*100%
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